インテル、4億ドルの新しい高NA EUVテクノロジーで18Aプロセス生産を加速

インテルは、世界で最も先進的で高価なリソグラフィー装置の 1 つを導入し、半導体製造におけるリーダーシップの回復に向けて決定的な一歩を踏み出しています。同社は、18A 製造プロセスを強化するために、ASML から供給された複数の高 NA EUV マシンに投資してきました。このテクノロジは新しい Panther Lake プロセッサのバックボーンであり、RibbonFET トランジスタや PowerVia パワー テクノロジなどのイノベーションの量産デビューを示します。

新しい Core Ultra 3 シリーズの一部として CES 2026 中に発表された Panther Lake プロセッサは、完全に 18A ノードで製造された初のコンシューマ製品です。大規模生産は、米国アリゾナ州にある最先端施設であるファブ 52 に集中しており、その生産能力の増強は 2025 年末に始まり、今年初めには商業量に達しました。

人工知能に焦点を当てた PC プロセッサなどの大量生産製品にこのような高度な製造プロセスを使用するという決定は、18A ノードの成熟度と歩留まりに対するインテルの強い自信を示しています。この戦略的な動きは、自社製品を改善するだけでなく、インテル ファウンドリーを外部顧客にとっての競争力のある代替品として位置づけることを目的としています。

18Aプロセスの中核となるイノベーション

18A プロセスは、トランジスタのアーキテクチャとチップ内での電力の分配方法における重要な質的進歩を表しています。主な革新は、Intel による Gate-All-Around (GAA) アーキテクチャの実装である、RibbonFET トランジスタの導入です。この構造は従来の FinFET に代わるもので、トランジスタ チャネルを四方から囲み、非常に優れた電流制御を提供し、電力リークを大幅に低減し、より効率的で高密度なチップを実現します。この変更を補完するのが、PowerVia テクノロジーで、シリコン ウェーハの裏面を介して電力供給を実装することで、電力供給に革命をもたらします。このアプローチにより、貴重なフロントエンドのスペースが解放され、信号の相互接続が最適化され、抵抗が低減され、高周波性能が向上します。リボンFETとPowerViaの相乗的な組み合わせにより、以前の製造ノードと比較してエネルギー効率が15%に達する可能性があり、18Aは世界の半導体市場において競争力の高いプロセスとして位置づけられています。

最先端の設備への数十億ドルの投資

インテルは、ASML の高 NA EUV システムを受け入れて設置した業界初の企業となり、次世代リソグラフィーをリードするという取り組みを強化しました。これらの各装置の単価は 4 億ドルを超え、現在業界で使用されている従来の EUV 装置の価格の 2 倍以上に相当します。これらのシステムの複雑さと規模は非常に大きいため、インストールと運用には特殊なインフラストラクチャが必要です。

報告書によると、インテルの米国施設ですでに稼働しているユニットが集中的に使用されており、開発段階と認定段階で数万枚のウェーハを処理したという。この大規模な使用は、将来の 14A ノードに計画されている正式なアプリケーションの前であっても、学習曲線を加速し、18A プロセスを改良し、量産の安定性を確保する戦略として機能します。

生産はアリゾナ州のFab 52に集中

アリゾナ州オコティロのキャンパスにある Fab 52 は、インテルの 18A 生産の中心地です。この工場はこのノードのフル稼働を開始し、2026 年初頭から商用量のウェーハ生産が着実に増加しています。この施設は世界で最も近代的な施設の 1 つであり、米国の製造インフラへの 10 億ドルの投資に相当します。

月間生産能力は数千枚のウェーハに達すると予測されており、当初はチップの最も複雑かつ重要なコンポーネントであるパンサーレイクプロセッサのコンピューティングタイルに完全に焦点が当てられています。現地生産は米国のサプライチェーンを強化し、世界的な不安定性に対する耐性を高めるだけでなく、技術主権という国の戦略目標とも一致する。

生産量の増加は同社が発表したスケジュールに従っており、収量は安定して推移しており、設定された目標の範囲内に収まっている。この進歩は、Panther Lake と同じ製造技術を利用する将来の製品の商業的実行可能性を確保するために重要です。

高開口数リソグラフィーの利点

高 NA リソグラフィの大きな利点は、レンズの開口数 (NA) が増加することにあり、標準 EUV システムの 0.33 から 0.55 に増加します。この技術的変更は解像度の大幅な向上につながり、エンジニアは 1 回の露光で、より細かく、より詳細な回路パターンをシリコン ウェーハ上に印刷できるようになります。これにより、回路の解像度が向上し、以前のノードでは同じ密度を達成するために必要であった、複雑でコストのかかるマルチパターニング技術の必要性が軽減されます。

このプロセスの簡素化により、製造サイクルが短縮され、工場の生産性が向上するだけでなく、大量生産においてより一貫した安定した結果が得られます。このテクノロジーを先駆けて開発することで、競合他社が高 NA 時代への移行においてより慎重かつ段階的なアプローチをとる一方で、インテルはこれらの特性を活用して 18A プロセスにおけるチップの密度とパフォーマンスを最適化しようとしています。

開発戦略の加速

インテルは、研究開発 (R&D) 段階で高 NA EUV システムを集中的に使用しています。テストと認定のために処理されるウェーハの量は、すでに従来の中規模の工場の生産能力に相当します。この戦略は、18A ノードを他のインテル ファウンドリー製品や顧客にアプリケーションを拡張する前に、完全に検証して成熟させるという同社の取り組みを反映しています。

広範なテストにより、市場投入初日からパフォーマンスと信頼性を提供する必要がある Panther Lake のようなミッションクリティカルな製品に必要な堅牢性が保証されます。この技術の高額な投資と早期の利用は、他のチップメーカーのより保守的な計画とは対照的に、近年失われた技術的リーダーシップを取り戻すというインテルの優先順位を示している。

Panther Lake プロセッサの詳細

Panther Lake はタイル アーキテクチャで設計されており、プロセッサのさまざまな部分がさまざまなプロセスで製造され、その後統合されます。チップの「頭脳」であるコンピューティング タイルは、高度な 18A プロセスで製造されたコンポーネントです。プロセッサーの設計は主に、人工知能タスクのパフォーマンスとノートブックやモバイル デバイスのエネルギー効率の最大化に重点を置いています。

インテルの長期ビジョン

Intel は 18A を、後続のプロセスの基盤として機能する長寿命のノードにすることを計画しています。自然な進化により、今後数年間に予定されているノード 14A は、構想時からの高 NA EUV 装置の能力を最大限に活用することになります。米国とヨーロッパの工場への継続的な投資は、AIおよび高性能コンピューティングチップに対する世界的な需要の高まりに応えるため、総生産能力を拡大することを目的としています。

これらの取り組みにより、同社は、自社製品の製造と、Intel Foundry を通じたサードパーティへのサービスの提供の両方において、市場リーダーと対等な立場で競争できる立場にあります。社内のイノベーションと生産チェーン全体の管理に重点を置くことで、競争の激しい半導体分野における戦略的アプローチを差別化しています。